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Designing with VHDL

Designing with VHDL
Este curso detalhado uma introduo completa linguagem VHDL.
A nfase mostrar como escrever cdigo solido do ponto de vista da sntese e cdigo timo do ponto de vista da simulao para realizao de robustos testbench. O curso aborda estilos de cdigo RTL (Structural, Register Transfer Level), e comportamental (behavioral).
Este treinamento focado em dispositivos Xilinx e tambm em dispositivos FPGA genricos. Os conceitos apresentados sero extremamente teis e aplicveis a qualquer design digital usando um modelo de design tipo top-down. O curso um mix perfeito entre uma parte terica completa e exerccios prticos teis para fixar os conceitos tericos apresentado pelo instrutor. O participante aprender tambm as melhores tcnicas de escritura de cdigo VHDL que aportaro mais eficincia aos cdigos VHDL desenvolvido. Alem disso o curso preparatrio para o curso Advanced VHDL


Nesse treinamento de 3 dias,o aluno ganhar uma grande experincia pratica.
Participantes com pouca ou nenhuma experincia em VHDL terminaro esse curso habilitados a escrever cdigo eficiente do ponto de vista da sntese simulao.

Aps completar esse treinamento, o participante ter as habilidades necessrias para:
* Implementar em VHDL cdigo sintetizvel
* Identificar a diferencia entres estilos de cdigo comportamental e estrutural
* Diferenciar entre cdigo para sntese e cdigo para simulao
* Usar tipo de dados escalar e complexos para representar as informaes.
* Usar estruturas de controle concorrente e seqencial para gerenciar o fluxo de dados.
* Implementar construtos comum em VHDL (Finite State Machines [FSMs], RAM/ROM data structures)
* Simular um design bsico em VHDL
* Escrever um testbench em VHDL
* Entender e implementar as melhores praticas de escritura de cdigo VHDL
* Otimizar o cdigo VHDL para aproveitar de todos os recursos contidos nos FPGA da Xilinx.
* Criar e gerenciar projetos com o ambiente software ISE 12.1
Conteúdo Programático:

Dia 1
* Fundamentos do VHDL
* Lab 1: Usando as ferramentas
* Documentao em VHDL
* Tipos de Dados
* Operaes concorrentes
* Lab 2: Usando construtos Concorrentes
* Processos e Variveis
* Lab 3: Implementando um processo simples

Dia 2
* Introduo aos Testbenches
* ISim Simulation Tool Basics
* Lab 4: Simulando um Design
* Criando Memrias
* Lab 5: Construindo uma Dual-Port Memory
* Finite State Machines
* Lab 6: Implementando uma Moore Finite State Machine
* Targeting Xilinx FPGAs
* Lab 7: Xilinx Tool Flow

Dia 3
* Estruturas Loops e Condicional
* Lab 8: Usando Loops
* Atributos
* Funes e Procedures
* Packages and Libraries
* Lab 9: Construindo Package
* Interagindo com a simulao
* Escrever um bom Testbench
* Lab 10: Construindo um Testbench eficiente

Informações Adicionais:
Descrio dos Labs:

As aulas de laboratrio fornecem uma base prtica para criao de cdigo RTL sintetizveis. Sero abordados todos os aspectos do fluxo de design. O participante ira passar em todo o processo de escritura, sntese,simulao e implementao dos exerccios de laboratrio.O foco dos exerccios de escrever cdigo que representa circuitos realsticos e com altas performances.



Nvel FPGA 1

Pblico Alvo: Engenheiros que querem usar VHDL para modelagem, design e sntese para design digitais

Software Tools usado no treinamento
Xilinx ISE Design Suite: System Edition 12.1

Hardware usado no treinamento
Arquitetura: N/A*
Placa Demo: Spartan-3E FPGA 1600E board
* Esse curso no foca em nenhuma arquitetura particular. Verifique com seu Centro Autorizado de Treinamento Xilinx para esclarecimentos especficos sobre as placas usadas no laboratrio e customizaes possveis.
 
Tipo
Datas
Incio: 16/09/2013
Trmino: 18/09/2013
Localizao
Anacom Eletronica
So Caetano do Sul - SP
Duração
3 dias
Investimento
Único: sob consulta
Pacote: sob consulta
Pré-requisitos
Conhecimento Bsico em Projetos Digitais
PART Number
ANX-001
Dúvidas?
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